一、RISC/DSP处理器的结构、微结构设计研究（论文文献综述）
李其高[1]（2018）在《面向IOT高能效专用处理器的设计与实现》文中研究说明随着通信、芯片等技术的不断发展,以及万物互联概念的提出,物联网将迎来快速的发展。有组织预测,到2025年物联网终端设备数量将到达700亿以上,这就对终端设备提出低成本的要求。由于这些设备的使用场景和使用地点通常不受限制,提高了终端设备的维护成本。目前终端设备一般体积小、由电池供电,通过降低终端设备的电能消耗可以提高终端设备的寿命,进而降低维护成本。终端设备一般由传感设备、处理器、射频模块组成,其中处理器和射频模块消耗了终端设备大部分能量。处理器通常要完成应用处理、安全处理和通信处理三部分的工作,其中通信处理占据处理器功耗的大部分,这就需要降低基带处理的功耗。现在大部分嵌入式处理器仅将低功耗作为评估指标,没有考虑能源效率,低功耗指标不能很准确的反映嵌入式处理器实际的能量消耗。针对以上问题,本研究以能源效率为评价指标,设计了一款高能效的专用处理器。其中采用了ASIP（Application Specific Instruction Set Processor）的思想,分析基带算法的特征,并定制加速指令,以提高基带算法的运行效率,进而降低能耗。本文主要的工作如下:1.分析NB-IOT（Narrowband Internet of Things）核心基带算法的特征信息,依据特征信息,定制加速指令。本研究采用RSIC-V指令集作为本文处理器的基础指令集,同定制的加速指令共同构成本研究中处理器的指令集。2.设计处理器微结构,包括处理器的流水级、动态分支预测、乘除功能单元、存储器架构等。3.基于LISA（Language for Instruction-Set Architectures）高级建模语言,对本文处理器进行建模,并通过仿真环境对处理器指令功能进行验证。4.利用综合工具评估处理器的主频、面积、功耗,并以NB-IOT基带核心算法为测试基准,评估处理器的能源效率。通过DC综合工具的评估,本文处理器在40nm工艺下主频达到332MHz,面积为0.986mm2,功耗为8.6μW。能源效率为1.36μJ,较某些商业处理提高近一倍。
刘扬帆[2]（2012）在《硬件事务存储微体系结构及其验证研究》文中进行了进一步梳理随着集成电路技术的不断发展,依靠增加单核处理器结构复杂度与提高工作频率来提升微处理器性能的方法出现了收益递减现象。片上多处理器以其强大的线程级并行处理能力,高效的资源利用率,良好的设计扩展性成为微处理器设计发展方向。片上多处理器技术带来的核间数据交换与存储层次结构的变化,直接影响到处理器芯片的性能和编程模式。因此,多核共享存储机制和线程并行编程机制的研究成为提高多核结构效能的关键问题之一。事务存储正是为了解决多处理器共享存储并行编程困难问题而提出的,利用事务的原子特性进行编程,程序员只需关注哪里需要添加原子性操作,而不是怎么保证这样的原子性,从而降低了并行编程的难度。本文从系统角度综合考虑硬件事务存储的发展趋势与面临的挑战,重点研究处理器硬件事务存储微结构,支持高速缓存一致性与事务存储的存储结构及其片上多处理器系统仿真验证平台。首先,针对硬件事务存储结构进行逻辑实现的发展趋势,本文提出一种基于嵌入式处理器微体系结构进行的硬件事务存储扩展设计方法。融合处理器流水线与存储结构,采用模块化的结构设计,探索事务存储结构对处理器微体系结构及关键路径的影响。我们主要针对处理器存储执行单元、流水线控制单元以及指令译码单元进行修改扩展设计,并且通过设计事务存储硬件指令,为软件人员提供事务并行编程接口。逻辑综合结果表明,硬件事务存储微结构扩展设计,在片上存储单元配置占总面积65%的嵌入式处理器基础上,共增加21%面积与18%功耗开销,而不会改变处理器的关键路径,对处理器结构影响较小。为硬件事务存储在处理器微结构上进行逻辑实现提供解决方案。其次,针对锁同步机制与事务存储机制并存现状,本文提出一种支持高速缓存一致性与硬件事务存储的TMESI目录协议。在嵌入式处理器结构上,通过数据缓存状态标志位的扩展,以及存储流水线控制单元的设计优化实现对TMESI协议的支持。利用片上互连网络设计构建同构8核共享存储架构实验平台。使用数据库类型的售票系统微程序以及科学计算核心算法程序,分别采用锁同步机制与事务存储机制进行编程,实验结果表明,TMESI协议的事务存储机制相比于普通事务存储机制,对于不同特性的应用程序有1%～17%的性能提升。对于售票系统这类数据依赖关系不明确的程序,事务存储能够发挥其推测执行的优势,相比于锁同步机制具有更好的并行性能；而对于具有明确数据依赖关系的科学计算核心算法程序,粗颗粒度锁同步机制与事务存储机制的性能基本相当,而细颗粒度锁相比事务存储并行性能表现更好,最多能够有14%的性能提高。最后,针对规模日益扩大的片上多处理器系统对于仿真验证工具的仿真速度、准确性与扩展性要求不断提高的需求,本文提出基于多片FPGA的硬件验证平台设计。根据所设计的基于片上网络互连的多核系统特点,采用将处理器与片上互连网络分开映射到不同FPGA的划分映射验证方式,能够实现FPGA之间的并行数据传输,从而避免了多数已有验证平台在FPGA间采用时分复用或串行方式进行数据传输所带来的仿真速度降低与修改目标系统微结构的弊端。验证平台使用高速串行接口进行互连扩展,可以支持大规模的系统验证开发,具有良好的扩展性。多个不同架构的片上多核系统进行实际映射验证及应用程序运行,处理器最高能够运行于108MHz,相比于软件仿真器可以达到104数据级的仿真速度提升。实验表明所设计的硬件验证平台可以极大地减少系统评估时间,在支持硬件结构的逻辑验证的同时,能够帮助相应的多核系统软件开发,对于存在多种设计选择的片上多核系统进行设计空间探索能够起到很好的辅助作用。
蔡卫光[3]（2011）在《媒体数字信号处理器IP核微结构优化研究》文中研究指明随着集成电路技术和信息处理技术的发展,微处理器芯片设计已经成为当今的热点研究问题。工艺技术的进步和应用需求的增长对微处理器芯片的设计方法、体系结构等带来了重要的影响。特别是在嵌入式领域,高性能、低功耗、丰富的软件支持以及较短的设计验证时间对嵌入式处理器而言至关重要。本文作者参与了浙江大学信息与通信工程研究所SoC R&D小组承担的具有自主知识产权的媒体数字信号处理器IP核MediaDSP64的研发工作。作为部分研究成果,本文主要围绕处理器的功能设计与结构优化展开。在保持处理器核心指令集二进制兼容性的前提下,从面向应用的扩展指令集配置、流水线数据通道与控制通道优化、以及复杂DSP指令的乱序多发射特性等方面出发,对处理器的性能进行增强设计研究。指令集的配置任务分为两种类型进行实现,一是对应用领域进行整体特性评估并设计专用的指令集,二是对具体算法进行瓶颈分析并设计特殊的增强指令。以媒体处理核心算法为例,文中分别以并行度较高和串行度较高两个角度出发,对上述两种类型的配置任务分别进行论述。前者以SIMD指令集为例进行优化设计,除了扩展数据操作位宽之外,通过对访存单元与执行单元的协同优化,减少了SIMD操作对数据排列与数据位宽的要求。后者以码流处理算法为例,结合处理器流水线的结构特点,将循环体内的多个串行操作融和在单条指令内执行,不仅节省了代码空间,也提高了处理器在目标应用中的性能。通过对流水线数据通道与控制通道的复用,减少了指令配置过程的设计复杂度及其对处理器资源与延时的影响。流水线微结构优化包含数据通道与控制通道两个方面。文中建立通用的数据转发模型对复杂DSP指令的执行过程进行分析,通过集中转发源以及删减次要路径的方式实现了一种分布式部分转发结构。并针对转发网络中数据丢失问题,设计了自适应备份寄存器机制,通过对相关寄存器进行动态镜像的方式消除了数据丢失现象。采用提前写回策略减少了转发网络中的数据源,并针对由此造成的指令乱序执行问题,设计了影子寄存器机制保证了精确异常的实现。使用了提前判定算法代替了之前的即时判定算法,能够在本周期内判断出下一周期中流水线内的指令相关性,在处理器关键路径中隐藏了相关检测电路的延时。通过上述改进措施,在TSMC 130 nm （Generic and Worst Case）下,处理器可以达到400 MHz的工作频率。最后设计实现了一种硬件复杂度较低且具有乱序多发射特性的超标量处理器MD64SS.通过将复杂DSP指令拆分为多条微指令保证指令集的兼容性,使用着色法实现了复杂DSP指令的原子提交。通过指令二次编码与即时译码技术实现了指令信息的封装性,在增加子流水线与新指令时只需修改译码器和功能单元,而之间的指令调度器模块无需进行任何修改。通过结合寄存器广播与指令计数器两种方案将就绪逻辑的关键路径拆分为两个部分,减少了指令发射电路的延时,提高了处理器的工作频率。对典型应用的性能评估表明处理器的性能可以提高约50%-80%。TSMC 130 nm Generic工艺下处理器最高可以工作在约620MHz,在TSMC 90 nm Fast工艺下处理器最高可以工作在约1030 MHz。
王星[4]（2010）在《媒体数字信号处理器MediaDSP6410微结构研究》文中指出RISC/DSP是一种具有很高性价比的可编程的嵌入式媒体处理解决方案。本文作者参与了浙江大学信息与电子工程学系MediaProcessor实验室基于RISC/DSP架构的媒体数字信号处理器MediaDSP6410（简称MD6410）的研发工作,作为部分研究成果,本文着重探讨两发射乱序超标量和双线程扩展微结构的设计。测评给处理器设计提供有用的指导,从应用需求的角度提出对处理器设计的要求,从三个层面进行并行性开发。8路SIMD扩展最大化地开发了视频压缩算法核心的数据并行性;复合媒体处理指令开发了指令级并行性并具有好的代码效率;进一步开发线程级并行,将标量程序段和可向量化的程序段作为线程并行执行。根据嵌入式处理器的设计面积、功耗预算和设计、验证复杂度的限制,设计最低复杂度的乱序超标量处理器以提升标量代码的执行性能。提出了映射表结合不带操作数的发射缓冲的寄存器重命名机制。为了在不影响性能前提下简化设计,媒体指令和存储指令不进行重命名,复杂的媒体指令同MIPS指令流水线串行运行。改进了复合媒体指令的数据冲突检测机制,避免了全局停顿带来的关键路径。实验表明,在TSMC 130nm worst case下,MD6410流水线达到300MHz,以3.3%的面积代价获得1.6-2倍的标量性能改进。多线程扩展旨在开发并行算法,提高处理器的资源利用率和指令吞吐量。为最大化利用硬件资源,提出合理的并行算法和多核多线程硬件架构的映射关系。详细讨论了微结构的设计折中。设计了有利于线程优先级调度的译码段,考虑了共享流水线资源利用率的指令发射逻辑和改进的直接存储访问和便签式存储器接口。提出非阻塞式的消息传递线程同步机制,实现了灵活的多发射和多线程模式切换。实验结果表明,MD6410的双线程设计以5.9%的面积开销获得26%-35%的吞吐量提升。
成杏梅[5]（2008）在《基于媒体芯片的实时操作系统实现研究》文中认为芯片设计技术及半导体技术的发展使得系统集成在一个芯片上成为可能,嵌入式系统设计进入片上系统芯片时代。同时,多媒体应用的发展对系统提出了更高的处理能力。多处理器系统芯片以其强大的处理能力、低功耗以及良好的灵活性等成为媒体处理解决方案的一个热点。由于实时操作系统屏蔽了硬件细节,有助于提高应用程序的可移植性和可重用性,提高系统的稳定性,缩短芯片的上市时间,成为系统芯片软件系统中非常重要的一部分。作者参与了浙江大学信息与电子工程学系SoC R&D小组承担的具有自主知识产权的媒体系统芯片MediaSoC3221A和高性能多处理器媒体系统芯片MediaSOC64x软件系统方面的工作,展开了嵌入式实时操作系统的设计研究。本文在实验室原有实时操作系统Iota工作的基础之上,不断增强其功能,发展成为新版的实时操作系统。本文的主要内容包括:基于任务管理的实时操作系统内核的设计实现,支持MPSoC编程的面向对象的调度实现,以及基于实时操作系统实现的MPSoC的调试功能。本文在Iota原有的基础上,首先进行了其在Media-SoC芯片上的测试验证工作。针对MPEG-1解码系统,本文进行了其任务分解和任务性质分析,并给出了基于实时操作系统实现的任务管理调度。实时操作系统的任务管理调度带来了一些系统开销。但是它大大简化了程序员的编程工作。实验室正在研发多处理器媒体系统芯片MediaSOC64x主要面向高性能媒体应用,如MPEG4、H.264等。原有的Iota对多处理器系统芯片支持不足,并且其住任务个数越来越多的情况下,原有的任务管理模式带来的系统开销太大。本文根据媒体应用的特点,提出了一种新的区别于任务管理的调度模式,即面向对象的调皮。面向对象的调度根据粗颗粒度数据流图,将各个对象静态地分配剑各个处理器上,对象之间的连接关系在系统初始化时注册到系统中。各个处理器上的指示器根据对象之间的连接关系管理各个对象的运行,达到多个处理器协调工作,最终实现整个数据流的处理过程。这种调度模式支持多处理器系统芯片编程,具有系统开销小,代码小,良好的灵活性等特点。异质多处理器系统芯片的出现也给调试功能的实现带来了难度。本文从开发时间,实现成本方面进行综合考虑,提出了基于实时操作系统实现MPSoC的调试功能。为了保证操作系统本身执行正确,本文首先进行了操作系统功能的调试。这部分工作充分利用了硬件EJTAG模块的支持,开发了相应的软件RDView。操作系统执行正确后,可以利用其增加的调试管理模块实现MPSoC的调试功能。操作系统的调试管理模块包括调试命令集,输入命令和观看结果的人机界面以及执行命令模块。通过操作系统内部设置的调试进程,协调了命令发送端和处理器核上执行调试命令模块这两部分间同步和数据的转发,并通过执行调试命令模块接收执行命令实现MPSoC的调试功能。
张奇[6]（2008）在《媒体数字信号处理器IP核关键技术研究》文中研究说明随着深亚微米工艺的进步和芯片设计技术的发展,将系统集成在一块芯片中成为现实,嵌入式系统设计进入了多处理器系统芯片时代。多媒体应用强有力地推动着芯片产业的发展,其中高灵活性、高性价比的数字信号处理器在媒体处理领域得到了广泛的应用。媒体增强型数字信号处理器核的使用加快了嵌入式系统芯片的开发速度,多核数字信号处理器也已经引起业界的广泛关注。本文作者参与了浙江大学信息与通信工程研究所SoC R&D小组承担的具有自主知识产权的媒体数字信号处理器MediaDSP64的研发工作。作为部分研究成果,本文着重探讨了媒体数字信号处理器IP核中部分关键技术,涉及到处理器微结构设计、数据搬运机制、精确异常处理以及实时操作系统和软件调试应用等多个方面。在DSP微结构设计中,从流水线控制与化解数据冲突出发,对指令流水线执行过程进行抽象化,构建了一个通用的数据旁路模型,同时给出一种较为准确的旁路设计复杂度评估方法。通过旁路模型映射,针对MD64流水线的特点,数据旁路设计采用精简部分旁路、地址寄存器旁路缓存、按需冲突检测等创新思想,有效降低了旁路硬件开销,提高了流水线的执行效率,并且对关键控制信号采用去耦合策略,有效减少了关键路径延时。实验证明这是一种兼顾效率与资源开销的优化设计。本文的通用旁路模型不但适用于复杂标量流水线的旁路设计,而且可以扩展到多发射处理器数据旁路网络的分析。从数据运算与多数据搬运任务的并行性方面,阐述了利用DMA技术实现媒体数字信号处理中数据传输机制的重要性。结合MD64实际存储结构和应用特点,设计实现了一种具有高灵活性、低开销的任务建立与传输模式,高效数据传输,微结构精简紧凑且占用硬件资源较少的多模DMA引擎。最后以嵌入式实时操作系统和软件调试应用为驱动,在MD64数字信号处理器上实现了简单高效的精确异常处理,增强了MD64在程序控制方面的能力,有效地扩展了其应用场合。
江国范[7]（2008）在《异质媒体双发射处理器的设计研究》文中研究表明微处理器是嵌入式系统的核心。基于本文作者参与设计的32-bit嵌入式处理器RISC32E,分析标量处理器的性能和频率瓶颈,提出一种异质媒体双发射处理器POLLUX结构框架,探讨处理器流水线微结构、分支预测和媒体数据通路的设计。嵌入式微处理器的性能提高方法主要有两种:频率提升和体系结构改进。存储壁垒限制了短流水线处理器的频率提升,标量处理器的最大吞吐率不超过每周期一条指令。本文以访存操作为导向划分POLLUX的流水线,通过独立的媒体流水线和整型流水线构建POLLUX的乱序执行的双发射结构框架。本文设计了高性能的数据旁路网络和新颖的粗粒度分布式控制机制解决流水线互锁问题;设计了低硬件开销的重排序缓冲器解决了乱序执行处理器的精确异常问题。实验结果表明,POLLUX在TSMC13G标准单元工艺下,worst case主频超过400MHz,typical case主频超过580MHz,Dhrystone测评分值为1.4 DMIPS/MHz。对FFT、DCT、FIR、LMS等媒体核心算法性能评估的结果表明,异质媒体双发射结构具有较强的媒体处理能力。随着处理器可利用的指令级并行性的增加,程序中条件分支和无条件分支指令的频繁出现使得控制相关迅速成为提高并行度的限制因素。为了尽量减小分支指令造成的性能损失,提高处理器的指令流吞吐率,POLLUX采用动态分支预测作为有效探索指令级并行的一种关键方法。通过评测在不同配置下多种分支预测器的预测精度、面积和功耗,本文采用Gshare、Bimodal预测器作为嵌入式处理器的优选方案,并且提出一种软件可配置的双模式分支预测器。实验结果表明,本文实现的分支预测电路以13,907门的硬件代价取得91%的分支预测精度。媒体数据通路是POLLUX微结构的重要组成部分,本文以POLLUX的媒体指令扩展为基础,结合时延和功耗优化提出一种基于标准单元的结构层次的数据通路优化方法,应用于媒体数据通路中的分裂式乘加器。实验结果表明,利用该方法优化后的分裂式乘加器提高性能33.6%的同时降低了27.1%的功耗。
张琰[8]（2008）在《RISC结构专用指令密码处理器研究与设计》文中认为传统上实现密码算法都是采用专用密码芯片和通用微处理器两种途径。专用密码芯片由于针对固定算法进行加密,速度快但灵活性较差;而通用微处理器虽然具有很大的灵活性,但密码处理速度较低。本文针对上述矛盾在RISC通用微处理器架构的基础上,研究并设计能高效实现分组密码算法的专用指令密码处理器。论文分析了RISC处理器在实现密码算法中存在的问题,结合密码应用的特殊要求,提出了RISC结构专用指令密码处理器融合型结构模型。该融合型结构对RISC结构进行了全新设计,融合了密码处理功能,能够有效地提高密码处理性能。论文扩展了一类专用密码运算指令,高效实现了分组密码处理中的S盒代替、比特置换、移位、有限域GF（28）域上矩阵乘法和算术模运算操作,大幅度提升了指令的执行效率;论文设计了一种能够灵活寻址的混合存储结构,对数据采取数据存储单元和专用存储单元共同存储的方式,加快了处理器对数据的访问速度;论文研究了密码处理中的资源相关、数据相关及控制相关问题,构造了适合密码运算的5级流水线结构,最后基于FPGA进行了实现。论文使用专用软硬件验证系统对实现结果进行了系统验证和性能分析。结果表明,本文所设计的RISC结构专用指令密码处理器可以灵活、高效地实现分组密码算法,能够满足分组密码处理的需求。
陈继承,刘鹏,姚庆栋,史册,郑德春,余巧艳,赖莉雅[9]（2007）在《MD16:基于特定RISC规则的16位DSP处理器》文中研究表明为达到最佳的应用性价比,一个重要思想就是把RISC和DSP的优点融合在一个平台上,但是目前这方面工作侧重以RISC结构为基础构建RISC-DSP混合型处理器。与此对比,本文提出了一种以DSP为基础并辅以若干RISC特性的处理器构造思想。这种思想表现在体系结构设计上为采用局部类RISC同质寄存器结构来优化指令编码、采用基于二维扩展LAOD/STORE寻址机制来增强寻址能力;表现在微结构设计上为采用类RISC四级流水线来降低控制、数据相关性,同时由于基于寄存器的运算操作和扩展的LOAD/STORE寻址操作功能正交,因此又可采用指令内并行机制来提高运行效率。芯片采用SMIC 0.18μm6层CMOS工艺加工,在核心电压1.8V情况下,其可工作在0～162MHz,此时功耗为1.1mW/MHz。
马骥[10]（2007）在《媒体数字信号处理器IP核优化设计研究》文中研究说明集成电路生产工艺正如摩尔理论（单芯片上所能集成的晶体管数目每18个月翻一番）预料的速度飞速发展，一块芯片上集成的门数已突破千万门，而上市时间却越来越短，一款芯片的设计周期从设计规格书到流片成功可能只需要5个月，这对设计人员提出了更高的要求。同时处理器的功能越来越强大，片上集成了丰富的外设，同时DSP核的处理速度已达到GHz级，这正是为了应对当前日新月异的多媒体应用。由浙江大学信息与通信工程研究所SOC R&D小组开发的具有自主知识产权的DSP处理器——MediaDSP1601已完成流片，芯片采用SMIC 0.18μm 6层CMOS工艺加工，在核心电压1.8V情况下，可工作在0-162MHz。本文在此基础上进行了面向媒体系统应用的MediaDSP1600（简称MD16）IP核的优化设计，着重探讨了数字信号处理器的指令译码问题、具有RISC流水化结构的数字信号处理器的流水线优化以及低功耗问题和IP核面向系统应用的其他相关设计问题。本文通过分析MD16的指令集结构，并根据MD16 IP核的优化目标提出了MD16的译码结构优化设计，与原译码器相比，分层译码结构使得两层译码得以流水化，从而速度更快，而分类译码结构则使不相关的译码子模块不工作，因而功耗更小。在完成译码优化设计后，对MD16的指令集进行了验证，在原指令集验证平台基础上提出了一种指令验证流程，通过指令分类，指令生成，指令运行，结果反馈和覆盖率反馈几个阶段，保证了设计的正确性。MD16的一大特色是有一个类RISC流水线，本文研究了基于RISC流水线的DSP性能优化，通过分析流水线划分，关键路径和数据流信息，采用流水化，逻辑复制等多种方法优化关键路径，达到了优化目标。并通过分析MD16的组织构成，在RTL级进行了基于门控时钟的低功耗设计，使其具有了四种低功耗模式。MD16作为面向嵌入式媒体系统应用的IP核，在经过译码和流水线优化设计后仍需要进行面向系统的相关设计研究。本文研究了IP核面向SoC的两大关键问题：可测性设计和外围接口技术。通过分析基于IP核的嵌入式媒体系统的特点以及该系统中IP核的复用问题，进行了一种基于JTAG的调试器设计研究，实现了IP核的可测性以及测试的复用性。通过分析MD16的总线结构，研究了如何将UART集成到片上实现和外围设备的全双工通信。
二、RISC/DSP处理器的结构、微结构设计研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、RISC/DSP处理器的结构、微结构设计研究（论文提纲范文）
（1）面向IOT高能效专用处理器的设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 注释表 |
| 第1章 引言 |
| 1.1 研究背景及意义 |
| 1.2 本课题的研究现状 |
| 1.2.1 ARM Cortex-M |
| 1.2.2 MIPS处理器 |
| 1.2.3 国内嵌入式处理器 |
| 1.3 本课题的研究内容 |
| 1.4 论文组织结构 |
| 第2章 处理器及物联网通信相关技术分析 |
| 2.1 物联网通信技术分析 |
| 2.1.1 短距离通信技术 |
| 2.1.2 广域网通信技术 |
| 2.1.3 NB-IOT |
| 2.2 处理器低功耗优化技术分析 |
| 2.2.1 系统级 |
| 2.2.2 算法级 |
| 2.2.3 工艺级 |
| 2.3 高能效处理器架构设计方案 |
| 2.3.1 数据并行和指令并行架构 |
| 2.3.2 硬件加速器 |
| 2.3.3 多核架构 |
| 2.3.4 ASIPs |
| 2.4 本章小结 |
| 第3章 处理器指令集设计 |
| 3.1 通用基础指令集设计 |
| 3.1.1 基础指令设计原则 |
| 3.1.2 基础指令集设计 |
| 3.1.3 基础指令编码方式 |
| 3.2 NB-IOT基带核心算法分析 |
| 3.2.1 FFT/IFFT |
| 3.2.2 Viterbi译码 |
| 3.2.3 解交织 |
| 3.2.4 信道估计 |
| 3.3 定制加速指令 |
| 3.3.1 加速指令设计 |
| 3.3.2 加速指令编码方式 |
| 3.4 本章小结 |
| 第4章 处理器微结构设计 |
| 4.1 典型的物联网嵌入式处理器 |
| 4.1.1 PULPnio处理器 |
| 4.1.2 SiFive E31-Coreplex处理器 |
| 4.1.3 Cortex-M4处理器 |
| 4.2 处理器微架构技术选择 |
| 4.3 处理器流水线结构 |
| 4.3.1 取指令单元 |
| 4.3.2 指令译码单元 |
| 4.3.3 执行单元 |
| 4.3.4 乘除单元 |
| 4.3.5 访存单元 |
| 4.4 处理器子系统设计 |
| 4.4.1 数据和指令存储 |
| 4.4.2 中断控制器 |
| 4.5 本章小结 |
| 第5章 处理器建模和性能评估 |
| 5.1 处理器建模 |
| 5.1.1 Processor Designer简介 |
| 5.1.2 基于LISA语言建模 |
| 5.1.3 Processor Debugger验证 |
| 5.2 性能评估 |
| 5.2.1 基本指标的评估 |
| 5.2.2 评估处理器能源效率指标 |
| 5.3 本章小结 |
| 第6章 结束语 |
| 6.1 工作总结 |
| 6.2 未来展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间从事的科研工作及取得的成果 |
（2）硬件事务存储微体系结构及其验证研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 目录 |
| 图表索引 |
| 1 绪论 |
| 1.1 课题背景 |
| 1.2 事务存储概述 |
| 1.2.1 事务存储概念的提出 |
| 1.2.2 事务存储的特性与分类 |
| 1.3 事务存储研究现状 |
| 1.4 本文解决的关键问题 |
| 1.5 嵌入式RISC处理器Gemini |
| 1.6 本文主要工作与内容安排 |
| 2 硬件事务存储微结构 |
| 2.1 硬件事务存储结构实现方式 |
| 2.2 处理器微结构分析 |
| 2.3 硬件事务存储的微结构设计 |
| 2.3.1 事务优先级控制单元 |
| 2.3.2 事务执行模型及状态机 |
| 2.3.3 事务读/写标志位 |
| 2.3.4 事务读/写地址buffer |
| 2.3.5 事务执行检查点checkpoint |
| 2.3.6 事务提交/回退及冲突检测单元 |
| 2.4 软硬件编程接口 |
| 2.5 性能评估 |
| 2.6 相关工作 |
| 2.7 本章小结 |
| 3 支持高速缓存一致性与HTM的存储结构 |
| 3.1 缓存一致性与事务存储 |
| 3.2 基于处理器微结构的协议设计 |
| 3.2.1 TMESI协议 |
| 3.2.2 缓存数据状态标志位 |
| 3.2.3 处理器存储流水线控制 |
| 3.2.4 同步原语 |
| 3.3 多核实验平台构建 |
| 3.3.1 目录及其响应处理 |
| 3.3.2 网络接口 |
| 3.4 实验方法 |
| 3.4.1 实验平台配置 |
| 3.4.2 评测程序 |
| 3.5 实验结果 |
| 3.5.1 物理性能 |
| 3.5.2 应用性能 |
| 3.6 相关工作 |
| 3.7 本章小结 |
| 4 基于FPGA的硬件验证平台 |
| 4.1 片上多核系统的仿真验证 |
| 4.2 基于FPGA验证平台的设计实现 |
| 4.2.1 设计目标与功能特性 |
| 4.2.2 平台框架体系 |
| 4.2.3 硬件平台设计 |
| 4.2.3.1 FPGA配置 |
| 4.2.3.4 时钟信号 |
| 4.2.3.6 设计实现 |
| 4.3 验证工作流程 |
| 4.3.1 综合流程 |
| 4.3.2 硬件系统划分 |
| 4.3.3 设计移植 |
| 4.4 验证评估实例 |
| 4.4.1 验证配置 |
| 4.4.2 验证实例 |
| 4.4.3 扩展性 |
| 4.5 相关工作 |
| 4.6 本章小结 |
| 总结与展望 |
| 参考文献 |
| 作者攻读博士学位期间发表的论文 |
| 作者攻读博士学位期间参与的科研工作 |
（3）媒体数字信号处理器IP核微结构优化研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 RISC处理器与DSP处理器 |
| 1.2 微处理器的设计趋势 |
| 1.3 典型的嵌入式微处理器 |
| 1.3.1 单发射嵌入式处理器 |
| 1.3.2 VLIW结构嵌入式处理器 |
| 1.3.3 超标量嵌入式处理器 |
| 1.4 MediaDSP64处理器简介 |
| 1.5 本文的研究工作及内容安排 |
| 2 媒体处理器指令增强设计研究 |
| 2.1 MD64的RISC/DSP构造 |
| 2.1.1 指令集构造 |
| 2.1.2 流水线结构 |
| 2.1.3 可配置性设计 |
| 2.2 并行操作的增强设计 |
| 2.2.1 算法分析 |
| 2.2.2 指令集功能设计 |
| 2.2.3 指令集编码设计 |
| 2.2.4 指令集硬件支持 |
| 2.2.5 MDE指令集性能评估 |
| 2.3 串行操作的增强设计 |
| 2.3.1 算法分析 |
| 2.3.2 指令设计 |
| 2.3.3 指令性能评估 |
| 2.4 指令可配置性设计 |
| 2.5 本章小结 |
| 3 媒体处理器微结构的数据通道与控制通道优化研究 |
| 3.1 处理器微结构分析 |
| 3.1.1 处理器的微结构定义 |
| 3.1.2 处理器的流水线结构分析 |
| 3.1.3 流水线效率和流水线冲突 |
| 3.2 流水线数据转发网络设计 |
| 3.2.1 数据转发模型 |
| 3.2.2 转发模型分析 |
| 3.2.3 转发通道设计 |
| 3.3 MD64数据转发设计 |
| 3.3.1 流水线模型分析 |
| 3.3.2 转发网络设计 |
| 3.3.3 数据丢失问题 |
| 3.3.4 实验结果 |
| 3.4 MD64数据通道优化设计 |
| 3.4.1 分布式部分转发电路分析 |
| 3.4.2 提前写回策略与影子寄存器结构 |
| 3.4.3 实验结果 |
| 3.5 MD64控制通道优化设计 |
| 3.5.1 数据相关检测原理 |
| 3.5.2 提前判定算法 |
| 3.5.3 实验结果与分析 |
| 3.6 本章小结 |
| 4 超标量媒体数字信号处理器的微结构设计研究 |
| 4.1 MD64SS的结构介绍与分析 |
| 4.2 寄存器重命名 |
| 4.2.1 算法分析 |
| 4.2.2 运行机制和实现方法 |
| 4.2.3 MD64SS的重命名方案 |
| 4.2.4 MD64SS重命名机制的DSP特性支持 |
| 4.2.5 资源占用与延时 |
| 4.3 指令调度器 |
| 4.3.1 整体结构分析 |
| 4.3.2 关键模块设计 |
| 4.3.3 MD64SS的优化策略 |
| 4.3.4 资源占用与延时 |
| 4.4 本章小结 |
| 总结与展望 |
| 参考文献 |
| 作者简历 |
| 学习经历 |
| 作者攻读博士期间发表的论文 |
| 作者攻读博士期间参与的科研工作 |
（4）媒体数字信号处理器MediaDSP6410微结构研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 微处理器发展趋势 |
| 1.2 媒体处理器技术路线 |
| 1.3 媒体处理器IP核进展 |
| 1.3.1 超标量嵌入式CPU |
| 1.3.2 VLIW DSP |
| 1.3.3 多核嵌入式CPU |
| 1.3.4 多核多线程DSP |
| 1.4 RISC/DSP MD64介绍 |
| 1.5 本文内容安排及主要贡献 |
| 2 视频编解码程序在RISC/DSP处理器中执行的测评分析 |
| 2.1 测评方法 |
| 2.2 视频算法系统架构 |
| 2.3 数据级并行开发 |
| 2.3.1 媒体指令扩展 |
| 2.3.2 计算核心的数据级并行 |
| 2.4 指令级并行开发 |
| 2.4.1 RISC/DSP指令级的并行性 |
| 2.4.2 序贯性质的Huffman解码的加速 |
| 2.5 线程级并行开发 |
| 2.5.1 并行视频算法 |
| 2.5.2 系统方案 |
| 2.6 本章小结 |
| 3 RISC/DSP处理器的超标量微结构设计 |
| 3.1 RISC/DSP型处理器流水线结构问题分析 |
| 3.1.1 RISC/DSP的流水线微结构 |
| 3.1.2 数据冲突控制 |
| 3.1.3 标量性能存在的问题 |
| 3.2 RISC/DSP类型的MD64的双发射超标量设计考虑 |
| 3.2.1 流水线的布局 |
| 3.2.2 指令发射机制 |
| 3.2.3 前端流水线划分 |
| 3.3 复杂媒体指令融入超标量框架 |
| 3.3.2 数据冲突控制机制 |
| 3.3.3 精确中断处理机制 |
| 3.4 评估 |
| 3.4.1 时延和面积开销评估 |
| 3.4.2 基于算法核心的性能评估 |
| 3.5 本章小结 |
| 4 RISC/DSP的双线程扩展设计 |
| 4.1 设计需求分析 |
| 4.2 微结构设计 |
| 4.2.1 取指部件设计 |
| 4.2.2 译码部件设计 |
| 4.2.3 发射机制和执行部件设计 |
| 4.2.4 数据存储器和DMA设计考虑 |
| 4.3 软硬件接口方案分析 |
| 4.3.1 调度接口 |
| 4.3.2 同步接口需求分析 |
| 4.4 评估 |
| 4.4.1 面积时延评估 |
| 4.4.2 性能评估 |
| 4.5 本章小结 |
| 总结与展望 |
| 参考文献 |
| 作者简历 |
| 学习经历 |
| 攻读硕士期间的科研成果 |
| 攻读硕士期间参加的科研工作 |
（5）基于媒体芯片的实时操作系统实现研究（论文提纲范文）
| 摘要 |
| Abstract |
| 主要符号对照表 |
| 目录 |
| 第一章 绪论 |
| 1.1 媒体应用和嵌入式系统的发展 |
| 1.1.1 嵌入式系统的发展 |
| 1.1.2 媒体应用的发展 |
| 1.1.3 媒体系统芯片的实现结构 |
| 1.1.4 多媒体处理器系统芯片的设计方法 |
| 1.2 实时操作系统 |
| 1.2.1 实时操作系统概述 |
| 1.2.2 RTOS评价指标 |
| 1.2.3 实时操作系统研究现状 |
| 1.2.4 实时操作系统IOTA的基本特征及其组成 |
| 1.3 实时操作系统面临的挑战 |
| 1.3.1 实验室多处理器发展的实际情况 |
| 1.3.2 芯片调试技术的发展 |
| 1.3.3 实时操作系统面临的挑战 |
| 1.4 本文的内容安排和主要研究成果 |
| 第二章 实时操作系统内核设计 |
| 2.1 任务管理 |
| 2.1.1 任务调度算法 |
| 2.1.2 Iota任务状态转移图 |
| 2.1.3 Iota任务管理原语 |
| 2.1.4 Iota的任务调度实现模型 |
| 2.2 任务间同步与通信 |
| 2.2.1 任务间同步 |
| 2.2.2 任务间互斥 |
| 2.2.3 任务间通信 |
| 2.3 存储管理 |
| 2.3.1 虚拟存储管理 |
| 2.3.2 实时系统的存储管理 |
| 2.3.3 Iota存储管理 |
| 2.4 时钟管理 |
| 2.5 异常处理 |
| 2.5.1 RISC32核异常处理和服务流程 |
| 2.5.2 系统调用实现 |
| 2.6 文件系统 |
| 2.6.1 文件系统的构造和主要的数据结构 |
| 2.6.2 文件系统实现的主要服务原语 |
| 2.7 Iota可裁减配置 |
| 2.8 MPEG-1解码系统中的任务调度 |
| 2.8.1 MPEG-1解码系统的组成和工作流程 |
| 2.8.2 任务的性质分析 |
| 2.8.3 调度的实现 |
| 2.9 本章小结 |
| 第三章 面向对象的调度 |
| 3.1 片上多处理器系统 |
| 3.1.1 MPSoC发展的必然原因 |
| 3.1.2 MPSoC应用介绍 |
| 3.1.3 并行编程技术 |
| 3.2 粗颗粒度数据流图 |
| 3.2.1 数据流系统 |
| 3.2.2 粗颗粒度数据流图 |
| 3.3 面向对象 |
| 3.4 面向对象的调度 |
| 3.4.1 基于IPC实现的任务调度 |
| 3.4.2 调度与通信的分离 |
| 3.4.3 面向对象的调度 |
| 3.4.4 对多核系统的支持 |
| 3.5 对象模型 |
| 3.5.1 对象的抽象描述 |
| 3.5.2 对象控制块 |
| 3.5.3 信号量 |
| 3.6 指示器 |
| 3.7 数据流编程模型中的对象配置 |
| 3.7.1 对象的分配原则 |
| 3.7.2 数据流编程模型的初始化 |
| 3.8 实验 |
| 3.9 本章小结 |
| 第四章 基于RTOS的MPSoC的调试研究 |
| 4.1 单核调试技术发展 |
| 4.1.1 SoC发展对调试的影响 |
| 4.1.2 各种调试技术 |
| 4.2 多核调试研究 |
| 4.2.1 支持多种模式调试的设计策略 |
| 4.2.2 平台无关的调试支持设计策略 |
| 4.3 基于RTOS实现的多核调试 |
| 4.3.1 工作平台介绍 |
| 4.3.2 调试方案的基本框架 |
| 4.4 调试实时操作系统的方案实现 |
| 4.4.1 主控RISC核已有的支持调试的功能部分 |
| 4.4.2 基于EJTAG调试方案的软件框架 |
| 4.4.3 命令解析模块 |
| 4.4.4 处理器核接口模块 |
| 4.4.5 EJTAG的TAP接口信号解析模块 |
| 4.5 实时操作系统调试管理功能实现 |
| 4.5.1 实时操作系统中的调试管理 |
| 4.5.2 调试命令集 |
| 4.5.3 调试进程与DSP核上程序的通信和同步机制 |
| 4.5.4 人机界面 |
| 4.6 本章小结 |
| 全文总结 |
| 参考文献 |
| 作者攻读博士学位期间发表的主要学术论文 |
| 作者攻读博士学位期间参与的科研工作 |
| 致谢 |
（6）媒体数字信号处理器IP核关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 DSP处理器综述 |
| 1.2.1 DSP处理器的发展过程 |
| 1.2.2 DSP处理器的基本特点 |
| 1.2.3 DSP处理器的发展趋势 |
| 1.3 现代典型数字信号处理器 |
| 1.4 MediaDSP64的特点与应用 |
| 1.5 本文的内容安排以及主要贡献 |
| 第二章 微处理器流水线控制与数据旁路机制研究 |
| 2.1 流水线效率以及冲突化解 |
| 2.1.1 结构冲突及其化解 |
| 2.1.2 控制冲突及其化解 |
| 2.1.3 数据冲突及其化解 |
| 2.2 流水线控制机制模型 |
| 2.3 流水线数据旁路机制模型 |
| 2.3.1 相关研究 |
| 2.3.2 通用旁路模型的建立 |
| 2.3.3 旁路设计的复杂度评估 |
| 2.4 MD64的数据旁路机制设计 |
| 2.4.1 对应模型的结构分析 |
| 2.4.2 数据转发 |
| 2.4.3 冲突检测 |
| 2.5 方案比较 |
| 2.6 本章小结 |
| 第三章 媒体数字信号处理器存储结构及数据搬运机制研究 |
| 3.1 处理器存储结构及数据搬运研究的必要性 |
| 3.1.1 媒体数字信号处理器存储结构 |
| 3.1.2 数字信号处理器中的DMA技术 |
| 3.2 媒体处理的数据存储与搬运特点 |
| 3.3 基于DMA的数据搬运机制 |
| 3.3.1 数据搬运任务与数据计算任务的并行性 |
| 3.3.2 二维数据信息的搬运 |
| 3.3.3 多任务层次化的数据搬运 |
| 3.3.4 DMA的配置启动方式 |
| 3.4 多模DMA引擎的微结构设计 |
| 3.4.1 DMA任务控制器设计 |
| 3.4.2 DMA数据传输单元的实现 |
| 3.4.3 多模DMA引擎框架 |
| 3.5 实验数据及评测 |
| 3.5.1 任务开销评测 |
| 3.5.2 数据传输效率评测 |
| 3.5.3 硬件综合数据 |
| 3.6 本章小结 |
| 第四章 基于DSP的异常处理机制与应用研究 |
| 4.1 DSP的嵌入式应用 |
| 4.1.1 嵌入式实时操作系统 |
| 4.1.2 软件调试工具 |
| 4.2 MD64硬件资源 |
| 4.2.1 MIPS兼容性指令集 |
| 4.2.2 RISC/DSP流水线构架 |
| 4.2.3 系统协处理器 |
| 4.3 流水线上精确异常机制 |
| 4.3.1 精确异常的实现方案 |
| 4.3.2 MD64异常流水线设计 |
| 4.4 中断控制与处理方式 |
| 4.4.1 MD64中断源 |
| 4.4.2 中断控制 |
| 4.4.3 中断处理方式 |
| 4.5 实验结果、性能评估与应用验证 |
| 4.6 本章小结 |
| 总结与展望 |
| 参考文献 |
| 作者攻读硕士期间发表的论文 |
| 作者攻读硕士期间参加的科研工作 |
| 致谢 |
（7）异质媒体双发射处理器的设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 第一章 绪论 |
| 1.1 嵌入式处理器发展史 |
| 1.2 高端嵌入式处理器 |
| 1.2.1 媒体增强结构的标量RISC处理器 |
| 1.2.2 高度可配置的嵌入式处理器 |
| 1.2.3 VLIW结构的媒体处理器 |
| 1.2.4 超标量结构的嵌入式处理器 |
| 1.2.5 多线程扩展的嵌入式处理器 |
| 1.2.6 多处理器结构 |
| 1.3 本文的研究意义和内容安排 |
| 第二章 异质媒体双发射处理器的微结构研究 |
| 2.1 单发射处理器RISC32E |
| 2.1.1 RISC32E流水线结构 |
| 2.1.2 单发射处理器的频率瓶颈分析 |
| 2.2 双发射处理器POLLUX架构设计 |
| 2.2.1 POLLUX发射策略 |
| 2.2.2 POLLUX流水线划分 |
| 2.3 POLLUX流水线竞争和流水线控制策略 |
| 2.3.1 流水线竞争及防治措施 |
| 2.3.2 流水线控制策略 |
| 2.4 处理器精确异常机制和重排序缓冲器 |
| 2.4.1 乱序执行流水线的精确异常处理方式 |
| 2.4.2 ROB硬件电路设计 |
| 2.4.3 访存操作与ROB分离 |
| 2.5 POLLUX处理器的双线程模式扩展 |
| 2.6 POLLUX初步性能评估 |
| 2.7 本章小结 |
| 第三章 嵌入式处理器的动态分支预测机制 |
| 3.1 控制相关和分支造成的性能损失 |
| 3.2 动态分支预测原理 |
| 3.3 最新的动态分支预测算法 |
| 3.4 嵌入式处理器的分支预测策略 |
| 3.4.1 分支预测器的设计原则 |
| 3.4.2 分支预测器的性能模拟 |
| 3.4.3 可配置分支预测器 |
| 3.5 POLLUX分支预测电路设计 |
| 3.5.1 分支指令预译码 |
| 3.5.2 分支指令的分类预测 |
| 3.5.3 分支延迟槽的处理方法 |
| 3.5.4 分支预测失败恢复 |
| 3.5.5 分支预测硬件代价 |
| 3.6 本章小结 |
| 第四章 低功耗媒体数据通路 |
| 4.1 微处理器的媒体结构扩展 |
| 4.2 数据通路的低功耗设计方法 |
| 4.2.1 CMOS集成电路的功耗模型 |
| 4.2.2 高抽象层次的低功耗设计方法 |
| 4.2.3 时延优化与功耗优化结合的设计方法 |
| 4.3 POLLUX媒体数据通路分析 |
| 4.4 低功耗分裂式乘加器设计 |
| 4.4.1 基于16比特乘加器的可拆分结构 |
| 4.4.2 16-bit乘加器 |
| 4.4.3 分裂式乘加器物理性能分析 |
| 4.4.4 在逻辑级降低乘加器的动态功耗 |
| 4.5 本章小结 |
| 总结和展望 |
| 参考文献 |
| 作者攻读硕士期间发表的论文 |
| 作者攻读硕士期间参加的科研工作 |
| 致谢 |
（8）RISC结构专用指令密码处理器研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题的研究背景、意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究思路 |
| 1.1.3 研究意义 |
| 1.2 研究内容及创新点 |
| 1.2.1 研究内容 |
| 1.2.2 创新点 |
| 1.3 论文结构安排 |
| 第二章 RISC结构专用指令密码处理器设计综述 |
| 2.1 RISC处理器及其特点 |
| 2.1.1 RISC处理器体系结构概述 |
| 2.1.2 RISC处理器指令系统 |
| 2.1.3 RISC处理器流水线结构 |
| 2.2 RISC结构专用指令密码处理器结构特点 |
| 2.2.1 专用指令密码处理器概述 |
| 2.2.2 RISC结构专用指令密码处理器 |
| 2.3 RISC专用指令密码处理器结构模型 |
| 2.3.1 RISC增强型结构模型 |
| 2.3.2 RISC联合型结构模型 |
| 2.3.3 RISC融合型结构模型 |
| 2.4 本章小结 |
| 第三章 RISC结构专用指令密码处理器指令研究与设计 |
| 3.1 指令设计研究 |
| 3.2 移位指令 |
| 3.2.1 移位操作分析 |
| 3.2.2 移位指令设计 |
| 3.3 置换指令 |
| 3.3.1 置换操作分析 |
| 3.3.2 置换指令设计 |
| 3.4 S盒代替指令 |
| 3.4.1 S盒操作分析 |
| 3.4.2 S盒代替指令设计 |
| 3.5 有限域乘法指令 |
| 3.5.1 有限域乘法分析 |
| 3.5.2 有限域乘法指令设计 |
| 3.6 其它操作 |
| 3.6.1 模加/减运算指令 |
| 3.6.2 模乘运算指令 |
| 3.7 本章小结 |
| 第四章 RISC结构专用指令密码处理器存储结构研究 |
| 4.1 存储结构设计研究 |
| 4.1.1 分组密码的存储特性 |
| 4.1.2 RISC访存结构对密码运算的影响 |
| 4.2 RISC结构专用指令密码处理器存储结构 |
| 4.2.1 存储结构分析 |
| 4.2.2 存储结构设计 |
| 4.3 专用存储单元的设计 |
| 4.3.1 S盒存储模块 |
| 4.3.2 密钥及配置数据存储模块 |
| 4.4 寻址模式设计 |
| 4.5 本章小结 |
| 第五章 RISC结构专用指令密码处理器流水线微结构研究 |
| 5.1 流水线设计研究 |
| 5.2 流水线微结构设计 |
| 5.2.1 流水线结构的确定 |
| 5.2.2 流水线结构划分 |
| 5.3 指令在流水线中的数据通路 |
| 5.3.1 R类型指令数据通路 |
| 5.3.2 I类型指令数据通路 |
| 5.3.3 J类型指令数据通路 |
| 5.4 专用指令密码处理器流水线关键问题的解决 |
| 5.4.1 专用指令密码处理器流水线中资源相关的解决 |
| 5.4.2 专用指令密码处理器流水线中数据相关的解决 |
| 5.4.3 专用指令密码处理器流水线中控制相关的解决 |
| 5.5 本章小结 |
| 第六章硬件实现、验证与性能分析 |
| 6.1 硬件实现 |
| 6.2 系统验证 |
| 6.2.1 验证流程 |
| 6.2.2 软件模拟 |
| 6.2.3 硬件仿真 |
| 6.2.4 FPGA验证 |
| 6.3 性能分析 |
| 6.3.1 指令条数 |
| 6.3.2 密码处理性能 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 附录A 扩展指令集 |
| 附录B AES算法汇编程序 |
| 作者简历 攻读硕士学位期间完成的主要工作 |
| 致谢 |
（9）MD16:基于特定RISC规则的16位DSP处理器（论文提纲范文）
| 1 简介 |
| 2 MD16处理器体系结构 |
| 2.1 指令集设计 |
| 2.2 局部类RISC同质寄存器组结构 |
| 2.3 扩展RISC LOAD/STORE结构和二维寻址机制 |
| 3 MD16处理器微结构 |
| 3.1 类RISC结构流水线 |
| 3.1.1 EX级流水线扩展结构 |
| 3.1.2 数据相关性消除机制 |
| 3.2 指令内并行机制 |
| 4 性能评估和实验结果 |
| 5 结论 |
（10）媒体数字信号处理器IP核优化设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 数字信号处理器概述 |
| 1.2.1 数字信号处理器的发展 |
| 1.2.2 数字信号处理器的结构特点 |
| 1.2.3 DSP处理器的发展方向 |
| 1.3 典型的嵌入式媒体DSP处理器结构 |
| 1.4 16位MediaDSP1601体系结构特色 |
| 1.5 MediaDSP1600 IP核设计目标 |
| 1.6 本文研究的意义和出发点 |
| 1.7 本文主要贡献和结构安排 |
| 第二章 MD16 IP核的指令译码设计 |
| 2.1 MD16指令集 |
| 2.2 指令译码 |
| 2.2.1 指令译码原理 |
| 2.2.2 MediaDSP1601译码方法 |
| 2.2.3 MD16的分层分类译码设计 |
| 2.2.4 硬件设计 |
| 2.3 指令集验证 |
| 2.3.1 测试程序生成方法 |
| 2.3.2 MD16的指令集验证 |
| 2.4 实验结果 |
| 2.5 本章小结 |
| 第三章 MD16 IP核的流水线优化设计 |
| 3.1 DSP处理器流水线技术 |
| 3.2 MD16的类RISC流水线 |
| 3.2.1 C54x、MIPS R3000和ADSP-2191流水线比较 |
| 3.2.2 MD16的流水线划分 |
| 3.3 MD16的流水线优化 |
| 3.3.1 MD16的流水优化目标 |
| 3.3.2 MD16的流水线优化 |
| 3.4 MD16的低功耗优化方案 |
| 3.4.1 门控时钟技术原理 |
| 3.4.2 MD16的低功耗优化设计方案 |
| 3.5 实验结果 |
| 3.6 本章小结 |
| 第四章 MD16 IP核扩展设计 |
| 4.1 基于DSP的嵌入式媒体处理系统 |
| 4.2 MD16的可测性设计研究 |
| 4.2.1 TAP控制器 |
| 4.2.2 指令寄存器结构设计 |
| 4.2.3 数据寄存器结构设计 |
| 4.2.4 TDO输出结构设计 |
| 4.3 MD16的IO设计 |
| 4.3.1 MD16的总线 |
| 4.3.2 MD16的UART |
| 4.3.3 UART模块设计 |
| 4.3.4 本节实验 |
| 4.4 实验结果 |
| 4.5 本章小结 |
| 全文总结与展望 |
| 参考文献 |
| 作者攻读硕士期间发表的论文 |
| 攻读硕士期间参加的科研工作 |
| 致谢 |
四、RISC/DSP处理器的结构、微结构设计研究（论文参考文献）
- [1]面向IOT高能效专用处理器的设计与实现[D]. 李其高. 重庆邮电大学, 2018(01)
- [2]硬件事务存储微体系结构及其验证研究[D]. 刘扬帆. 浙江大学, 2012(05)
- [3]媒体数字信号处理器IP核微结构优化研究[D]. 蔡卫光. 浙江大学, 2011(07)
- [4]媒体数字信号处理器MediaDSP6410微结构研究[D]. 王星. 浙江大学, 2010(08)
- [5]基于媒体芯片的实时操作系统实现研究[D]. 成杏梅. 浙江大学, 2008(07)
- [6]媒体数字信号处理器IP核关键技术研究[D]. 张奇. 浙江大学, 2008(08)
- [7]异质媒体双发射处理器的设计研究[D]. 江国范. 浙江大学, 2008(08)
- [8]RISC结构专用指令密码处理器研究与设计[D]. 张琰. 解放军信息工程大学, 2008(07)
- [9]MD16:基于特定RISC规则的16位DSP处理器[J]. 陈继承,刘鹏,姚庆栋,史册,郑德春,余巧艳,赖莉雅. 电路与系统学报, 2007(05)
- [10]媒体数字信号处理器IP核优化设计研究[D]. 马骥. 浙江大学, 2007(06)